基于可配置逻辑的数据传输性能优化硬件实现及优化流程

本发明公开了基于可配置逻辑的数据传输性能优化硬件实现及优化流程，包括高速输入接口、多路数据缓存模块、多路总线接口模块、多路数据处理模块及高速输出接口，且每一路数据分支均包含数据缓存模块、总线接口模块及数据处理模块，该硬件实现可以应用于注重数据传输性能及数据处理的各类存储及通信设备，可以针对不同的数据传输或处理的应用场景提高系统性能，并在硬件实现后针对新的应用场景更换硬件逻辑，增加新的数据处理或者改善数据传输性能。