一种基于逻辑结构图聚类的数字电路模块划分方法及系统

本发明公开了一种基于逻辑结构图聚类的数字电路模块划分方法及系统，包括：依据比特流文件反编译出FPGA底层实现在可编程逻辑块上的电路详细配置，形成对应的Verilog HDL语言文件；分析所述Verilog HDL语言文件，确定每个可编程逻辑块的类型、初始化参数、输入接口、输出接口信息，记录汇总为配置信息表；根据配置信息表中的信息生成图模型中的节点；通过节点属性构建出图模型；遍历所述图模型，使用基于布尔敏感度的逻辑结构图聚类方法识别图模型中模块划分的核心节点，并以该核心节点为基础，得到邻接节点是否具有逻辑相关性，将具有逻辑相关性的节点作为当前核心节点的从属节点，形成电路的模块划分。本发明可以有效提高划分的效率和准确性。