摘要
本发明公开了一种半导体器件，包括衬底、在衬底上方的异质结结构、第一栅电极、第二栅电极、源电极、第一漏电极、以及第二漏电极。所述异质结结构由两个III‑V族化合物层形成。第一栅电极淀积在两个III‑V族化合物层上方，且电连接至第一栅极端子。第二栅电极淀积在两个III‑V族化合物层上方，且电连接至第二栅极端子。源电极淀积在异质结结构上方且电连接至源极端子。第一漏电极淀积在异质结结构上方且电连接至漏极端子。第二漏电极淀积在异质结结构上方且电连接至第一栅极端子。第一栅电极位于源电极和第一漏电极之间，第二栅电极位于源电极和第二漏电极之间。
