一种优先级调度模块及芯片

一种优先级调度模块及芯片，用以在CPU不参与的情况下实现优先级调度。该优先级调度模块包括多个输入数据缓存单元和优先级调度单元；所述多个输入数据缓存单元用于接收多路输入数据；所述多个输入数据缓存单元不具有外部读写地址线；所述多路输入数据在处理模块进行处理时具有不同的优先级；所述优先级调度单元的输入端连接所述多个输入数据缓存单元的输出端，用于根据每路输入数据的优先级对所述多路输入数据进行排序，并将排序后的输入数据按序输入至所述处理模块；所述处理模块用于按照所述多路输入数据的优先级对所述多路输入数据进行处理。