一种优化集成电路老化测试条件的方法

本发明提供一种优化集成电路老化测试条件的方法，通过在芯片设计阶段创建老化仿真流程并对所设计电路进行老化仿真的方式，利用对应芯片工艺的老化模型和自动化流程模拟芯片老化测试的场景，较为准确的得到老化加速的条件(温度/电压/时间)，提高芯片可靠性测试的效率和准确性。同时，利用能快速进行老化测试的电压条件，在此条件下只需要执行较短时间(通常为1～2小时)的老化测试，就能看到常规老化测试大部分的芯片退化效果，还可以快速验证老化测试的向量和硬件配置是否存在错误从而达到防呆的效果，提高芯片可靠性测试的效率。