一种加速复杂约束条件集成电路良率分析的排序方法

本发明属于集成电路良率分析领域，具体涉及一种加速复杂约束条件集成电路良率分析的排序方法。一种加速复杂约束条件集成电路良率分析的排序方法，包括以下步骤：对判定参数的评定指标分别以分判定函数的表示，则总判定函数为各分判定函数的逻辑组合；对数据进行归一化便于计算；根据总判定函数的所有分判定函数的线性不等式约束条件之间的逻辑关系划分样本空间的失效区域；计算各样本数据到失效边界的有效有向概率距离d，按有效有向距离d的代数值排列后仿真。该良率分析的排序方法有效地解决了HSMC方法无法适用于复杂多约束条件良率判定的局限性问题。