芯片逻辑功能验证方法、计算机设备、程序产品及介质

本发明提供了一种芯片逻辑功能验证方法、计算机设备、程序产品及介质，包括：获取后端设计对芯片各个子模块的划分方案使芯片重新划分为若干待验证模块；获取与待验证模块相对应的RTL设计方案；保持待验证模块的端口不变，获取与RTL设计方案相对应的门级网表；通过门级网表和EDA工具进行待验证模块的物理实现，并获取物理实现后的设计网表；根据设计网表获取时序收敛后各个待验证模块的时序信息以及各个待验证模块的端口到目标寄存器的第一延时，分别以预设延时减去第一延时标注各个待验证模块的端口，以对待验证模块进行带时序信息的逻辑功能验证。该方案能够实现整个设计流程中人力和计算器资源的优化，提高芯片逻辑功能验证的效率。