感算一体视觉芯片的可重构卷积权重加载与读出系统

本申请涉及光电传感与集成电路技术领域，具体是提供一种感算一体视觉芯片的可重构卷积权重加载与读出系统，包括可重构卷积权重加载系统、感算一体像素阵列、列合并读出系统和时序控制模块；可重构卷积权重加载系统用于配置多尺度卷积核，将数字权重转换为模拟电压信号，采用基于13×13权重加载阵列的可重构卷积权重加载机制将模拟电压信号加载至感算一体像素阵列，感算一体像素阵列用于对模拟电压信号进行像素级视觉信息感知和并行卷积计算，列合并读出系统用于读出感算一体像素阵列的并行卷积计算结果，时序控制模块用于提供时序控制信号。通过本申请，实现多尺度卷积核配置并读出不同卷积核尺寸和步长的卷积结果，满足多样化视觉处理需求。