加法电路、运算电路、执行哈希算法的电路及相关装置

本公开涉及加法电路、运算电路、执行哈希算法的电路及相关装置。一种加法电路具有表示第一数的第一输入、表示第二数的第二输入与表示第一数与第二数之和的输出。每个输入被彼此对应地划分以从低位到高位依次包括第一部分和第二部分。加法电路包括：第一寄存器模块，用于存储第一输入的第二部分；第二寄存器模块，用于存储第二输入的第二部分；第一加法器，用于对第一输入的第一部分与第二输入的第一部分求和，从而产生第一和数和第一进位；第三寄存器模块，用于存储第一进位；以及第二加法器，用于对第一输入的第二部分、第二输入的第二部分与第一进位求和，从而产生第二和数。