基于CPU和FPGA的EtherCAT主站控制系统

本发明提供一种基于CPU和FPGA的EtherCAT主站控制系统，该系统包括：CPU端子系统，用于通过CPU端外围接口分别与上位机、算法服务器，以及FPGA端进行数据通信；并根据业务逻辑控制FPGA端执行控制操作；FPGA端子系统，用于在接收CPU端的通信数据和/或读取CPU端的配置参数后对来自从站系统的通信数据进行解析处理，并将解析结果反馈至从站系统；上位机，用于分别对CPU端和从站系统进行参数配置，并监控整个系统的运行状态；算法服务器，用于接收CPU端上传的通信数据，并在对通信数据进行控制解算后反馈至CPU端。由此，本实施例采用异构双系统方案，能够适用于高速、高精度的EtherCAT场景。